概要。

本期讲堂，咱们将持续深化CMOS逻辑。IC。的运用留意事项，介绍怎么应对电路中的危害、亚稳态、锁存以及。ESD。防护等问题。

Q。

危害的问题。

假如是由。OR。（或）、AND（与）和其它门组成的多输入组合逻辑，输入。信号。改变时序的细小差异会导致时刻短的须状脉冲，这便是所谓的危害。

让咱们看一下风险是怎么因信号推迟的差异而发生的。在下方所示的电路图中，假定A和B同时发生信号上升沿。施加到B的信号经过反相器抵达AND（与）门。由于从B进入AND（与）门的信号因反相器而推迟，AND（与）门将在不同的时序接收到输入信号A和C，所以或许会在Y输出处发生高脉冲。

A。

危害的对策。

组合逻辑的规划应保证避免从输入的同步改变发生所需的输出值。运用触发器调整输出时序也有助于消除危害。除了信号时序差异外，缓慢改变的输入也或许导致危害。运用带有施密特触发器输入的逻辑门，可以避免因缓慢改变的输入引起的危害。

亚稳态的问题。

同步时序电路的输出有或许会坚持一种称为亚稳态的不稳定平衡状况，详细将取决于将被锁存的数据信号相关于。时钟。信号的时序。当不满意数据表中显现的输入树立和坚持时刻（ts和th）要求时，时序电路将进入亚稳态。

当有源输入（如时钟信号）和无源输入（如数据信号）互相异步时，或许发生亚稳态。为避免时序电路进入亚稳态，有必要满意数据表中所示的。引荐。时序条件。

例如，当CK和D输入异步时，它们可以如下所示进行同步。但在这种状况下，应留意CK的周期和传达推迟。假如它们挨近，数据信号或许不会传达到第二个触发器。

下图所示的同步器由两个触发器组成。第一个触发器将避免tpd添加并避免危害转移到第二个触发器的输出。即便在这种状况下，当CK1和CK2之间的相位差挨近第一个触发器的CK至Q推迟（tpd）时，仍需留意。

注：假如两个触发器不能依据相同的时钟进行作业，可以创立与CK1同步的反相时钟并将其用作CK2（如CK2＝／CK1）以避免亚稳态。

Q。

锁存的问题。

锁存是由。可控硅。整流器（SCR）发生的CMOS。集成电路。的特有现象。

让咱们以n基板上构成的CMOS逻辑IC为例进行阐明。CMOS逻辑IC具有各种寄生双极。晶体管。（Q1至Q6），内部将构成双向可控硅电路。锁存的一个常见原因是CMOS IC输入或输出引脚上的噪声、浪涌电压或浪涌。电流。过大。另一个原因是。供电。电压发生急剧改变。在这种状况下，内部双向可控硅电路将导通，导致即便在触发信号断开时仍有过大的电流持续在VCC和GND之间活动，终究导致IC损坏。

下面扼要介绍导致锁存的进程。

下图显现了包括寄生结构的CMOS电路的等效电路。在n沟道。MOSFET。侧的p阱中构成NPN晶体管（Q2），而在p沟道MOSFET侧的n基板中构成PNP晶体管（Q1）。寄生。电阻。（。RS。和RW）也存在于IC引脚之间。寄生元件（Q1和Q2）构成。晶闸管。。

例如，假如电流由于外部原因流入n基板，则n基板中的。电阻器。RS将发生电压降。成果，Q1导通，使得电流从VCC经由p阱中的电阻器RW流向GND。流过RW的电流在RW上发生一个电压差，这使得Q2导通，使电流流过RS。由于这将进一步添加RS上的电压差，所以Q1和Q2坚持导通。因而，电流持续添加。如上所述，当p阱中的RW和n基板中的RS都发生电压差时，CMOS IC将呈现锁存问题。

A。

锁存的对策。

在额外条件下运用。假如对IC施加过大的浪涌，主张如下图所示在IC接口添加一个。维护电路。。

ESD防护的问题。

CMOS逻辑IC供给契合国际标准的静电放电（ESD）抗扰度。触摸较高的静电放电或许会导致CMOS逻辑IC毛病或永久性损坏。由于CMOS逻辑IC输入门的氧化膜非常薄（几百至几千埃），所以它或许会被几百到几千伏特的ESD损坏。

为避免这种状况，每个输入引脚一般供给ESD维护电路。但这种维护有限。对或许触摸过度ESD的输入端刺进外部ESD维护。二极管。（例如，连接到电路板外部。接口。的输入端）。

东芝。供给多种ESD模型。其间，人体模型（HBM）最为常见，该模型的特点是易受人体或许发生的ESD危害的影响。关于人体。电容。有许多评论。关于静电放电抗扰度测验，将运用一个100 pF。电容器。和一个1500 Ω放电电阻器。模仿。带电人体。在测验进程中，电容器充满电，然后经过电阻器放电。

HBM测验电路。

至此，关于CMOS逻辑IC运用留意事项的内容就悉数完毕啦！期望经过这几篇文章，可以助您在。电路规划。中突破难关、提高作业效率。未来跟着技能的不断进步，新的资料、新的。IC规划。和制作技能将不断涌现，芝子等待与您一同探究。电子。规划的新鸿沟，一起发明愈加。智能。、高效和牢靠的电子体系。

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