来历：数字站。

本文参阅B站尤教师J。ESD。204B。视频。，图片来自JESD手册或许。ADI。/。TI。官方文档。

01。比照LVDS与JESD204。

JESD204B是逻辑器材和高速。ADC。/。DAC。通讯。的一个串行。接口。协议，在此之前，AD。C/DAC与逻辑器材交互的接口大致分为如下几种。

低速串行接口（。I2C。、SPI）、低速并行接口（包括。时钟。信号。和并行数据信号，例如AD9226、AD9280等）、LVDS接口（在低速并行接口的根底大将数据线和时钟线变为差分信号，速度能够到达几百MHz）、最终演变为JESD204高速串行总线。

前两种接口的ADC和DAC比较常见，不管是单片机仍是。FPGA。，都运用的比较多，不再赘述。接下来解说LVDS接口的下风，为什么高速ADC会演变为JESD204。

首先是。PCB。布局布线的难度，如下所示，相同的16位DAC，LVDS接口需求运用16对差分数据线，而JESD204B接口只需求运用4对差分线（带宽与LVDS接口共同）。

图1 数据线的不同。

上述两种接口的PCB布线如下所示，因为数据线之间还要严厉等长，LVDS需求运用4层布线，而JESD204B只需求一层布线即可。

图2 PCB布线。

一同因为芯片数据引脚削减，芯片的尺度也能够做得更小，减缩PCB的面积，如下所示。

图3 芯片面积缩小。

LVDS接口的时序如下图所示，在时钟信号的边缘收集并行数据总线的状况，简单引起信道偏斜。要求各数据线之间严厉等长，在时钟边缘能够安稳收集一切数据线的状况，在运用LVDS接口的器材时，一般都需求去经过idelaye去调节时钟和数据线的相位联系。

但假如数据线之间自身就没有对齐，当时钟频率较高时，整个体系很或许调试不出成果。钟频率越高，数据线对齐的要求越严厉，时钟频率增加到某些值时，PCB走线或许现已无法完结对齐。

图4 LVDS接口的时序。

JESD204接口是在高速Serdes的根底上封装得到的，因而数据传输的原理是相同的。如下图所示，JESD204接口并没有随路时钟信号，接纳端经过CDR技能去调节参阅时钟和数据之间的相位联系，每路串行数据均有对应CDR，各组数据线的PCB走线之间不需求等长对齐。

图5 JESD204接口接纳数据时序。

当然JESD204相对于LVDS也是有下风的，JESD204并不能替代LVDS。因为JESD204的接纳端需求锁相环给CDR供给参阅时钟，因而JESD204的功耗一般会比LVDS高。

图6 JESD204与LVDS接口功耗。

别的JESD204的接纳端有缓冲器来完结多通道数据同步，数据传输推迟也会比LVDS大许多，因而在一些对延时比较灵敏的体系中，或许仍是得运用LVDS。

02。JESD204的结构。

JESD204从发布开端至今有四个版别，分别为JESD204、JESD204A、JESD204B、JESD204C，现在运用最多的是JESD204B，各个版别之间的差异如下所示。

表1 各个版别的功用。

其间支撑确定性推迟是JESD204B的特色，JESD204B链路确实定性推迟界说为串行数据从发送器(ADX或FPGA)的并行帧数据输入传达至。接纳器。(DAC或接纳端FPGA)并行帧数据输出所需的时刻。

图7 链路推迟。

JESD204包括3种作业形式，如下所示。其间子类0是JESD204A的作业形式，不支撑确定性推迟。子类1经过sysref和sync完结确定性推迟，子类2经过sync完结确定性推迟。子类1的结构最为杂乱，也是JESD204B运用最广泛的形式。

图8 子类的衔接方法。

子类1的框图如下所示，时钟芯片一同给发送端和接纳端供给sysref和Device Clock，接纳端和发送端经过sysref去发生与Device Clock同步的帧时钟和多帧时钟LMFC。在链路树立阶段接纳端经过拉低SYNC信号，去同步多lane数据，详细细节在后文的JESD204B确定性推迟章节进行解说。

图9 子类1的结构。

上图的发送端可所以ADC或许FPGA，接纳端可所以FPGA或许DAC，然后完结ADC或许DAC与FPGA的数据传输。不管是发送端仍是接纳端，首要包括Transport Layer、Sc。ram。bler、Link Layer、Physical Layer等几部分。

物理层包括了完结高速并/串转化的。SD。RDES 模块，时钟及时钟数据康复模块（CDR），也规则了接口的物理电器特性如下表所示。

表2 接口的物理电器特性。

Link Layer首要包括8B10B编解码、数据链路的树立（帧和通道对齐）、运用符号位链路监控。链路树立的进程如下所示，详细完结在后文与确定性延时一同解说。

图10 链路树立。

加扰(Scrambler) 用于去除数据相关性，例如各个帧一同发送相同的数据，然后减小形成的体系搅扰和减小电磁兼容性问题。加扰多项式为X15+X14+1，对应框图如下所示。

图11 加扰多项式。

传输层（Transport Layer）的功用是将AD/DA的收集到的数据映射到非扰码的八字结的进程。如下图是一个传输层，需求了解一些参数的意义。

L：每颗ADC或许DAC芯片的高速。收发器。数量。

M：每颗芯片包括ADC或DAC通道数量。

F：每个高速收发器的每个frame包括几个字节的数据。

S：每个frame周期内芯片的采样点个数。

CS：每个采样点含有多少bit操控位。

图12 传输层。

上图表明该芯片包括8路（M=8）分辨率为11（N=11）的ADC，8路ADC的数据经过4路（L=4）高速收发器传输，每个采样点包括2位（CS=2）操控位。

ADC每个采样点的数据需求经过两个时钟才干输出，因而在核算高速收发器线速率时，ADC分辨率其实能够等效为16位。

假定ADC采样率为X，则单个时钟ADC的采样数据为XM16bit，然后需求经过8B10B编码，编码后的数据量为(XM16)/0.8bit = XM20bit，最终经过4路高速收发器输出，每路高速收发器的线速率为XM20/4 = XM5bps。

当采样率为100MHz时，每路收发器线速率为100M85=4000Mbps。

ADS42JB49的传输层如下图所示，2路14位ADC经过4路高速收发器传输数据，经过上述方法核算每路高速收发器线速率为X216/0.8/4=X*10bps。

图13 ADS42JB49的传输层。

下文侧重解说JESD204B子类1的数据链路树立进程和确定性延时相关常识。

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