本事例为何需求引进FIFO。

为了加深读者对。 FPGA。端操控架构的形象，在数据读取的操控部分，首要咱们能够将。SD。RAM。想作是一个自来水厂，清水得先送至用户楼上的水塔中寄存，在家里转开水龙头要用水时，才干及时供给，相同的原理，要读取 SDRAM 中的数据来处理时， FPGA 端的操控架构中一定要有相当于水塔功用的“读出数据缓冲器”，在数据的处理上才会流通。

而在运用自来水时，自来水厂会弥补清水至水塔中，用户才干够接连的运用，相同保存着从 SDRAM 读出数据的缓冲器，当数据量下降到某个程度时也必需要弥补，在数据的处理上才不会中止。

接着在数据写入的操控部分，咱们能够将 SDRAM 想作是一个银行，信任当你身上有零钱时会随手存进存钱罐，而不会费时的跑一趟银行去存钱，相同的原理，要将数据写入SDRAM 时， FPGA 端的操控架构中一定要有相当于存钱罐功用的“写入数据缓冲器”，才不会下降 SDRAM 存取的运用功率。只要在存钱罐存到一个程度时，咱们才会取出钱拿去银行寄存，相同保存着要写入 SDRAM 数据的缓冲器，当数据量上升到某个程度时也必需要取出放进 SDRAM，才不会形成数据的丢失。

FIFO IP核简介。

FIFO 实质是RAM，其效果主要是作为缓存。

RAM和。ROM。的读写都是依据地址来的，而FIFO( Fi。rs。t In First Out）读写不需求供给读地址和写地址，其数据读写依照先入先出的方法。所以FIFO的读写十分简略，但灵敏性稍差，不能做到灵敏读写。

FIFO分两种：同步FIFO和异步FIFO。同步FIFO读写。时钟。是一个。异步FIFO的读时钟和写时钟是分隔的。

同步FIFO和异步FIFO常使用在同步时钟体系和异步时钟体系中。异步FIFO使用场景如多比特数据做跨时钟域处理、前后带宽不同步等。

本事例中用到的是异步FIFO。异步FIFO IP模块。接口。如下图：

异步FIFO IP模块。信号。描绘如下：

*留意：FIFO复位信号是高电平有用。

翻开FIFO IP 设置界面能够找到FIFO文档链接：

阅览FIFO文档可知异步FIFO写操作的各个信号在写时钟下进行作业，读操作的各个信号在读时钟下进行作业：

Sdram_Control.v文件里边例化了两个FIFO模块，一个是。异步FIFO写模块。，用于缓存要写入SDRAM器材的数据。异步FIFO写模块。的数据写入在27MHz时钟下进行，数据的读出在100MHz时钟下进行。

Sdram_Control.v文件例化的另一个FIFO模块是。异步FIFO读模块。，用于缓存从SDRAM器材读出的数据。异步FIFO读模块。的数据写入在100MHz时钟下进行，数据的读出在27MHz时钟下进行。

FIFO IP 设置。

异步FIFO写模块。的IP设置如下：

FIFO数据位宽是16bit，与SDRAM位宽保持一致。

FIFO存储深度设置512字，尽管实践存储255个数据，但一般深度都设置大一点。

勾选读写时钟分隔的选项。

勾选读。端口。的rdusedw接口，用来生成写SDRAM器材的恳求信号。

其他选项能够挑选默许。

异步FIFO读模块。的IP设置如下：

FIFO数据位宽是16bit，与SDRAM位宽保持一致。

FIFO存储深度设置512字，尽管实践存储127个数据，但一般深度都设置大一点。

勾选读写时钟分隔的选项。

勾选写入端口的wrusedw接口，用来生成读SDRAM器材的恳求信号。

其他选项能够挑选默许。

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(责任编辑：社会)