DSP通用并行端口uPP技能详解
uPP是具有专用数据线和最小操控。信号。的并行。接口。，时钟。同步传输接口，支撑单倍数据速率和双倍数据速率传输。规划用于与8bit数据位宽的高速。ADC。、。DAC。或许。FPGA。进行衔接。
uPP内置独立。DMA。操控器。，确保数据传输期间最小化。CPU。开支。DMA操控器有两个DMA通道，支撑数据交织形式。一起uPP内部衔接专用数据。RAM。（发送和接纳各一个），每个巨细512B。
功用框图。
图1 uPP功用框图。
传输形式。
数据通道编号遵从：
•I/O通道符号为 “ I/O”。
•DMA通道符号为 “通道 I” 和 “通道Q”。
图2阐明晰在。SD。R形式下或。DDR。形式下接纳的数据流。只运用一个DMA通道（通道I）。
图2 在SDR形式下或DDR形式下接纳。
图3阐明晰在SDR形式下或DDR形式下发送的数据流。只运用一个DMA通道（通道I）。
图3 在SDR形式下或DDR形式下发送。
图4阐明晰在DDR交织形式下接纳的数据流。运用两个DMA通道（通道I和通道Q）。SDR交织形式在接纳形式下不可用。
图4 在DDR交织形式下接纳。
图5阐明晰在SDR交织形式下和DDR交织形式下发送的数据流。运用两个DMA通道（通道I和通道Q）。
图5 在SDR交织形式或DDR交织形式下发送。
DMA操控器描绘。
每个DMA通道需求装备四个。参数。：窗口地址，字节计数，行计数和行偏移地址。
窗口地址：uPP数据存储器中的榜首个字节的方位。uPP作业在接纳形式时，DMA通道从I/O。端口。接纳输入数据写入该地址。uPP作业在发送形式时，DMA通道从该地址开端读取数据并将数据发送到I/O端口。窗口地址64bit鸿沟对齐（地址低三位为0）。
字节计数：每行的字节数。字节计数为偶数。
行计数：每个窗口的行数。传输的字节总数等于字节计数X行计数。
行偏移地址：接连行中榜首个字节间的偏移地址。64bit对齐。
图6显现了典型的DMA窗口界说。
图6 DMA窗口和存储结构。
其中行偏移地址=字节计数。读取数据是存储器中的巨细等于行计数X字节计数的接连数据块。
行偏移地址=0，阐明数据由单行组成。发送形式下，DMA通道接连发送该行。接纳形式下，DMA通道重复写入该行存储空间。
假如DMA通道被初始化而且闲暇时，DMA通道I和通道Q的装备参数能够直接写入相应描绘。寄存器。中，DMA传输当即开端。一起每个DMA通道答应第2次装备在当时DMA传输仍在运行时排队。每个DMA通道最多支撑有一个传输进行和一个排队，这能够确保传输在鸿沟上接连。可是DMA不支撑主动从头写入。DMA操控器总是以64字节对存储器进行突发读写。
协议描绘。
接口信号阐明。
| 信号。 | 阐明。 |
| CLK。 | 发送或接纳时钟。 发送形式下输出。 接纳形式下输入。 |
| START。 | 每行（帧）的榜首个数据字。 发送形式下输出。 接纳形式下输入。 极性可。编程。 接纳端选用信号，假如不运用，接纳端可疏忽。 |
| ENABLE。 | 数据有用信号。 发送形式下输出。 接纳形式下输入。 极性可编程。 接纳端选用信号，假如不运用，接纳端可疏忽。 |
| W。AI。T。 | 表明接纳端没有准备好接纳数据。uPP在等候信号为高后的下一个时钟周期中止发送数据。 发送形式下输入。 接纳形式下输出。 极性可编程。 WAIT信号需求接纳端置位一个完好时钟周期。 发送端选用信号，假如不运用，发送端可疏忽。 |
| DATA[7:0]。 | 数据信号。 |
信号时序图。
下图中，符号（i）表明信号为输入，符号（o）表明信号为输出。时序图中一切信号默许极性。
图7 uPP在SDR形式下接纳。
图8 uPP在SDR形式下发送。
图9 uPP在SDR交织形式下发送。
uPP在SDR交织形式发送时，来自DMA通道I的每个数据字的START信号都有用。
图10 uPP在DDR交织形式下接纳。
图11 uPP在DDR交织形式下发送。
图12 uPP在DDR形式下接纳。
图13 uPP在DDR形式下发送。
初始化和操作。
下面是初始化和装备uPP外设的分步阐明。上电复位后：
1.装备管脚（假如有复用）。
2.使能时钟，装备时钟分频。
3.进行外设复位。
4.装备DMA通道操控，包含传输形式，传输方向，交织形式和传输阈值。
5.装备接口信号，操控信号使能，操控信号极性和数据信号闲暇状况。
6.敞开中止使能。
7.使能uPP外设。
8.装备通道参数，开端DMA传输。
9.中止事情检查与中止处理。